24.05.2010
На сайте www.altera.ru размещены комментарии Джона Сакамото (старший директор подразделений Altera), которые он сделал по поводу использования микросхем с "серого рынка" на пресс конференции 26 апреля 2010 в г. Санта Круз.

07.05.2010
Анонсировано новое семейство ПЛИС Stratix V. Новые микросхемы предоставляют разработчикам в два раза больше логических ресурсов по сравнению с микросхемами предыдущих семейств, без увеличения энергопотребления и стоимости.

В микросхемах Stratix V реализован ряд новых функций:

• поддержка интерфейса внешней памяти DDR3 SDRAM с тактовой частотой до 800 МГц;
• режим частичной реконфигурации (partial reconfiguration), который позволяет изменить функциональность блоков проекта, реализацию используемых IP-ядер, или настройки трансиверов без нарушения работы прочих частей проекта;
• встроенные дробные PLL, которые позволяют синтезировать частоту с большей, по сравнению с целочисленными точностью. Наличие встроенных дробных PLL позволит отказаться от применения внешних ГУН (генераторов, управляемых напряжением) и большого количества генераторов опорных тактовых сигналов.
• встроенные блоки Embedded Hardcopy, предназначенные для аппаратной реализации различных интерфейсов, специализированных функций и IP-ядер. На сегодняшний день блоки Embedded Hardcopy содержат реализацию контроллера PCI Express Gen1/Gen2. Реализация других функций будет доступна в следующих версиях САПР Quartus II.

Кроме того, ПЛИС нового семейства содержат средства защиты проекта от несанкционированного копирования и блок контроля целостности конфигурации.

ПЛИС Startix V разделяются на следующие подсемейства:

• Stratix V GT - ПЛИС, оптимизированные для решения высокоскоростных задач (например 40G/100G/400G). Содержат встроенные трансиверы с максимальной скоростью передачи данных 28 гигабит в секунду;
• Stratix V GX - ПЛИС, предназначенные для решения широкого круга задач. Содержат встроенные трансиверы с максимальной скоростью передачи данных 12,5 гигабит в секунду;
• Stratix V GS - ПЛИС, оптимизированные для решения задач цифровой обработки сигналов с переменной точностью. Содержат встроенные трансиверы с максимальной скоростью передачи данных 12,5 гигабит в секунду;
• Stratix V E - ПЛИС, оптимизированные для решения задач прототипирования заказных микросхем (ASIC), где требуется высокая логическая емкость (более одного миллиона эквивалентных логических элементов). Микросхемы этого подсемейства не имеют встроенных трансиверов и блоков Embedded Hardcopy.

ПЛИС семейства Stratix V будут выпускаться по технологии 28 нанометров.

Более подробную информацию о новом семействе ПЛИС Stratix V можно получить на сайте Altera.

30.04.2010
Для разработчиков, использующих САПР Quartus II v9.1 ServicePack1, стало доступным IP-ядро Common Public Radio Interface (CPRI).

IP-ядро CPRI поддерживает оценочный режим OpenCore Plus. Это означает, что даже при отсутствии лицензии данное IP-ядро может быть добавлено в проект и сконфигурировано, а проект может быть откомпилирован и промоделирован. В результате компиляции проекта в режиме OpenCore Plus будет получен выходной файл для конфигурирования ПЛИС, содержащий ограничения по времени функционирования проекта.

Для инсталляции IP-ядра CPRI необходимо установить патч 1.05, имеются патчи для САПР, работающих под управлением ОС Windows и Linux. Данные патчи могут быть получены у официальных дистрибьюторов фирмы Altera по запросу.

30.04.2010
Для разработчиков, заинтересованных в применении IP-ядра CPRI, предлагается пример разработки, содержащий проекты ведущего (REC/BTC) и подчиненного (RE/RRH) устройств.

Проект ведущего устройства выполнен на ПЛИС Stratix IV GX, проект подчиненного - на ПЛИС Arria II GX. В обоих проектах для управления IP-ядром CPRI используется встраиваемая синтезируемая система на базе процессорного ядра Nios II.

В примере разработки реализованы алгоритмы динамического управления скоростью передачи и автоматического согласования скоростей передачи ведущего и подчиненного устройств.

30.04.2010
Выпущено обновление САПР Quartus II v9.1 ServicePack2.

В ServicePack2 добавлена поддержка ПЛИС новых семейств:

• Stratix IV E/GX/GT : EP4SE230, EP4SE360, EP4SE530, EP4SGX290, EP4SGX360, EP4SGX530, EP4S40G5, EP4S100G3, EP4S100G4, EP4S100G5;
• Arria II GX : EP2AGX95, EP2AGX125, EP2AGX190, EP2AGX260;
• Cyclone IV E/GX: EP4CE6, EP4CE10, EP4CE15, EP4CE22, EP4CE30, EP4CE40, EP4CE55, EP4CE75, EP4CGX15.

Также в Quartus II v9.1 ServicePack2 в библиотеку IP-функций добавлено новое ядро Common Public Radio Interface (CPRI).

28.04.2010
Для синтезируемого процессорного ядра Nios II разработан новый периферийный модуль контроллера прерываний VIC (Vectored Interrupt Controller). Новый контроллер прерываний находится в библиотеке периферийных модулей среды создания реконфигурируемых систем на кристалле SOPC Bulder.

Использование контроллера VIC позволяет существенно сократить время отклика процессора на прерывания, что очень важно для систем реального времени.

Один контроллер VIC позволяет обслуживать до 32 запросов прерываний. Количество запросов может быть увеличено при каскадировании этих контроллеров.

28.04.2010
Начиная с версии 9.1 САПР Quartus II, IP-функция синтезируемого процессорного ядра Nios II в варианте Economy не требует лицензирования, и может быть использована для создания проектов без ограничения по времени функционирования.

Использование Nios II в вариантах Standard и Fast, как и прежде, требует приобретения лицензии. Тем не менее, для оценки возможностей процессорного ядра Nios II в вариантах Spandard и Fast оно может использоваться в режиме OpenCore Plus, с формированием конфигурационного файла, содержащего ограничения по времени функционирования.

17.02.2010
Выпущено обновление САПР Quartus II v9.1 Service Pack 1.
Service Pack 1 содержит следующие новые функции:

• в библиотеку IP-функций добавлено новое ядро FIR Compiler II;
• добавлена возможность назначения сигналов на линии ввода- вывода ПЛИС новых семейств Cyclone IV GX и Cyclone IV E;
• добавлена возможность создания pof-файлов для конфигурирования ПЛИС семейств Stratix IV GX и Arria II GX;
• добавлена финальная временная модель для микросхем EP4SGX230 семейства Stratix IV GX.

12.02.2010
Приглашаем на технические семинары "Новая продукция компании Altera". Подробная информация
Москва, 5 апреля: регистрация
Екатеринбург, 21 апреля: регистрация

13.11.2009
На сайте www.altera.ru появился раздел "Материалы о контрафактных микросхемах", в котором размещены: Пресс-релиз компании ЭФО, Статья "Опасные подделки", опубликованная в журнале Business Week в октябре 2008, Пресс-релиз о возбуждении уголовного дела по поводу поставок контрафактных микросхем ВМС США и письмо компании Altera о сером рынке.

03.11.2009
Altera представляет новое семейство ПЛИС Cyclone IV. Микросхемы нового семейства ориентированы на применение в массовых проектах, где цена комплектующих является определяющим параметром себестоимости.
Новое семейство включает в себя микросхемы Cyclone IV E и Cyclone IV GX:

Семейство ПЛИС	Кол-во логических элементов (LE)	Объем встроенного ОЗУ (кбит)	Кол-во встроеных умножителей 18х18	Кол-во встроеных трансиверов	Кол-во аппаратных блоков PCIe	Кол-во пользовательских линий ввода-вывода
Cyclone IV E (VCCint = 1.0В)	6272 - 114480	270 - 3888	15 - 266	-	-	94 - 535
Cyclone IV GX (VCCint = 1.2В)	14400 - 149760	50 - 6480	0 - 360	2 - 8	1	72 - 475

Микросхемы Cyclone IV E выпускаются в корпусах EQFP и FinelineBGA, и могут использоваться в широком спектре приложений.

Главной особенностью микросхем Cyclone IV GX является наличие встроенных трансиверов и аппаратного блока PCIe. Встроенные трансиверы поддерживают следующие протоколы:

Протоколы	Скорость передачи данных (Gbps)
Basic (proprietary)	2.5 - 3.125
CPRI	3.072
DisplayPort	2.7
Gigabit Ethernet	1.25
PCI Express Gen1.1	2.5
SATA	3.0
Serial RapidIO	3.125
V-by-One	3.0
XAUI	3.125
3G SDI	2.97

На базе встроенного в микросхемы Cyclone IV GX аппаратного блока PCIe могут быть реализованы устройства PCI Express x1, x2, x4 в конфигурациях rootpoint и endpoint.
Микросхемы Cyclone IV GX выпускаются в корпусах QFN и FinelineBGA.

Все ПЛИС семейства Cyclone IV производятся по оптимизированной технологии 60 нм и обеспечивают снижение энергопотребления на 25% по сравнение с микросхемами предыдущего семейства Cyclone III.

02.09.2009
На сайте www.altera.ru в разделе "Обучение" размещено расписание курсов по продукции компании Altera на осень 2009. Просим присылать заявки.

31.08.2009
Для разработчиков встраиваемых приложений, использующих операционную систему Linux фирмы Wind River, Altera предлагает пример разработки для отладочного набора Embedded Systems Development Kit, Cyclone III Edition.

Пример разработки содержит описание отладочной платы, аппаратную часть проекта - систему на кристалле на основе синтезируемого процессорного ядра Nios II, и файлы загрузчика операционной системы U-boot.
Пример разработки встраиваемых приложений с использованием ОС Wind River Linux доступен на сайте Altera.

31.08.2009
На сайте Altera опубликовано руководство по созданию встраиваемых микропроцессорных систем (Nios II System Architect Design Tutorial) на базе отладочного набора Nios II Embedded Evaluation Kit.

К Руководству прилагается несколько учебных проектов для указанного отладочного набора.
Руководство по созданию встраиваемых систем доступно по ссылке http://www.altera.com/literature/tt/tt_nios2_system_architect.pdf ,
Файлы учебных проектов доступны по ссылке http://www.altera.com/literature/tt/neek_sopc_builder_hw_lab.zip.

31.08.2009
Altera планирует прекращение поддержки следующих IP-ядер: IP-ядра POSPHY L2 Link & PHY, POSPHY L3 Link & PHY, UTOPIA L2 Master & Slave, HyperTransport, Line Buffer Compiler. Для перечисленных IP-ядер установлен крайний срок приобретения - 30 октября 2009 года.

САПР Quartus II v9.1 будет последней версией, содержащей библиотеку IP-ядер с указанными мегафункциями.

В качестве альтернативы предлагаются IP-ядра третьих фирм:

IP-ядро	Код для заказа	Фирмы-партнеры Altera, предлагающие альтернативные варианты IP-ядер в рамках программы AMPP
POSPHY Level 2 PHY	IP-POSPHY/P2	ModelWare
POSPHY Level 2 Link	IP-POSPHY/L2	ModelWare
POSPHY Level 3 PHY	IP-POSPHY/P3	GDA Technologies или ModelWare
POSPHY Level 3 Link	IP-POSPHY/L3	GDA Technologies или ModelWare
UTOPIA L2 Master	IP-UTOPIA2MS	ModelWare
UTOPIA L2 Slave	IP-UTOPIA2SL	ModelWare
HyperTransport	IP-HT	GDA Technologies
Line Buffer Compiler (*)	-	-

(*) IP-ядро Line Buffer Compiler входит в состав набора IP-ядер Video and Image Processing Suite (код для заказа IPS-VIDEO).

24.07.2009
Продлен срок действия специального предложения для разработчиков, приобретающих САПР Quartus II. При приобретении САПР Quartus II в период до 25 сентября 2009 года, фирма Altera бесплатно предоставляет лицензию на IP-ядро синтезируемого процессора Nios II (данное предложение действительно как для приобретения САПР Quartus II, так и для продления годовой подписки).

24.07.2009
Выпущено несколько новых статей по применению ПЛИС семейства Stratix IV, освещающих различные аспекты применения встроенных высокоскоростных трансиверов:

• AN 570: Implementing the 40G/100G Ethernet Protocol in Stratix IV Devices.
• AN 571: Implementing the SERDES Framer Interface Level 5 (SFI-5.1) Protocol in Stratix IV Devices.
• AN 572: Implementing the Scalable SERDES Framer Interface (SFI-S) Protocol in Stratix IV GT Devices.
• AN 573: Implementing the Interlaken Protocol in Stratix IV Transceivers.
• AN 577: Recommended Protocol Configurations for Stratix IV GX FPGAs .
• AN 578: Manual Placement of CMU PLLs and ATX PLLs in Stratix IV GX and GT Devices.
• AN 580: Achieving Timing Closure in Basic (PMA Direct) Functional Mode.

21.07.2009
Для САПР Quartus II v9.0 выпущен Service Pack 2. В Service Pack 2 добавлена поддержка нового семейства ПЛИС Cyclone III LS, новых микросхем семейства Stratix IV и микросхем семейства MAX II Z с индустриальным температурным диапазоном.

21.07.2009
Анонсировано новое семейство ПЛИС Cyclone III LS. ПЛИС Cyclone III LS содержат до 198464 логических элементов (LE), до 396 умножителей 18х18 бит и до 8 мегабит встроенного ОЗУ. Ознакомиться подробнее с ресурсами ПЛИС Cyclone III LS можно здесь .

Главной особенностью нового семейства является механизм защиты проектов от несанкционированного копирования и изменения (Design Security).

Также в микросхемах семейства Cyclone III LS реализована технология Design Separation, которая позволяет разделять независимые потоки данных, как на логическом так и на физическом уровне. Применение технологии Design Separation позволяет создавать системы с избыточностью для ответственных применений (например, троированные системы с аппаратным мажоритированием) на основе всего одной микросхемы семейства Cyclone III LS. Это, в свою очередь, позволяет снизить массогабаритные характеристики и энергопотребление разрабатываемой аппаратуры.

22.06.2009
Для разработчиков встраиваемых систем на основе микросхем программируемой логики фирмы Altera стала доступной оценочная версия синтезируемого процессорного ядра Cortex-M1 фирмы ARM.

Оценочная версия ip-ядра Cortex-M1 для ПЛИС семейства Cyclone III доступна для скачивания на сайте фирмы Arrow Electronic Inc.

19.06.2009
При одновременном приобретении набора ip-ядер Embedded IP Suite и любого из отладочных наборов для создания встраиваемых систем (Embedded Systems Development Kit, Cyclone III Edition - код для заказа DK-EMB-3C120N, или Nios II Embedded Evaluation Kit, Cyclone III Edition - код для заказа DK-N2EVAL-3C25N) предоставляется скидка 500USD. В состав Embedded IP Suite входят следующие ip-ядра:

• 32-разрядное RISC-ядро Nios II;
• Контроллер динамической памяти DDR/DDR2;
• Triple speed Ethernet MAC;
• Стек протоколов TCP/IP NicheStack.

18.06.2009
В разделе "Продукция" - "Микросхемы" размещена информация о ресурсах ПЛИС новых семейств Arria II GX, Cyclone III и Stratix IV.

18.06.2009
Анонсировано синтезируемое процессорное RISC - ядро NiosII_SC, удовлетворяющее стандарту DO-254 Радиотехнического Комитета по Аэронавтике (RTCA). Данное ip-ядро создано фирмами Altera и HCELL Engineering.

Распространением ip-ядра NiosII_SC и соответствующей документации будет заниматься фирма HCELL Engineering.

Помимо NiosII_SC стандарту RTCA DO-254 удовлетворяют и другие ip-ядра, используемые для создания реконфигурируемых систем на кристалле: системная шина Avalon и некоторые периферийные устройства (UART, таймер, интерфейс CFlash). Подробная информация о продукции, удовлетворяющей стандарту DO-254, доступна на сайте Altera.

02.06.2009
Разработчикам, приобретающим отладочные наборы для создания встраиваемых систем до 30 июня 2009 года, бесплатно предоставляется лицензия на IP-ядро синтезируемого процессора Nios II. Данное предложение распространяется на приобретение следующих отладочных наборов:

• Embedded Systems Development Kit, Cyclone III Edition - код для заказа DK-EMB-3C120N;
• Nios II Embedded Evaluation Kit, Cyclone III Edition - код для заказа DK-N2EVAL-3C25N.

При заказе отладочных наборов необходимо сообщить номер аппаратного ключа (если он есть) или MAC-адрес сетевой карты (NIC ID) - либо того компьютера, на котором установлен САПР Quartus II, либо сервера лицензий. Это нужно для получения лицензионного файла, необходимого для использования IP-ядра синтезируемого процессора Nios II.

14.05.2009
Для САПР Quartus II v9.0 выпущен Service Pack 1. В Service Pack 1 добавлена поддержка ПЛИС новых семейств Arria II GX, Stratix IV GX и Stratix IV GT, а также структурируемых ASIC семейств HardCopy III и HardCopy IV. Однако полная компиляция (от синтеза до создания конфигурирующих файлов) возможна только для инженерных образцов ПЛИС семейства Stratix IV GX EP4SGX230 ES и EPS4GX530 ES. Для прочих микросхем новых семейств процесс компиляции включает синтез, симуляцию и временной анализ, без возможности создания выходного битстрима.

Quartus II v9.0 Service Pack 1 (как бесплатная версия Web Edition, так и полная версия) доступен на сайте Altera. Его также можно скопировать в офисах фирмы "ЭФО".

13.05.2009
Для разработчиков, приобретающих САПР Quartus II в период с 11 мая по 30 июня 2009 года, фирма Altera бесплатно предоставляет лицензию на IP-ядро синтезируемого процессора Nios II. Данное предложение действительно как для приобретения САПР Quartus II, так и для продления годовой подписки, и распространяется на следующие коды для заказа:

• FIXEDPC : локальная версия САПР Quartus II под ОС Windows (привязка лицензионного файла к MAC-адресу сетевой карты персонального компьютера);
• FLOATALL : сетевая версия САПР Quartus II под ОС Windows и Linux (привязка лицензионного файла к MAC-адресу сетевой карты сервера лицензий);
• ADD-FLOATALL : дополнительное рабочее место для сетевой версии САПР Quartus II под ОС Windows и Linux;
• RENEWAL : продление годовой подписки для имеющейся версии САПР Quartus II.

Напоминаем также, что независимо от срока приобретения покупателям САПР Quartus II бесплатно предоставляются лицензии на десять IP-ядер из состава набора IP Base Suite:

• FIR compiler;
• FFT compiler;
• NCO compiler;
• DDR SDRAM controller;
• DDR SDRAM high-performance controller;
• DDR2 SDRAM controller;
• DDR2 SDRAM high-performance controller;
• RLDRAM II controller;
• QDRII SRAM controller;
• SerialLite II.

Библиотека IP-ядер, включающая все перечисленные ядра, содержится в дистрибутиве Quartus II и инсталлируется одновременно с САПР Quartus II.

07.05.2009
Снимается с производства ряд отладочных наборов для ПЛИС семейств Cyclone II и Stratix II:

• DK-NIOS-2C35N,
• DK-DSP-2C70N,
• DK-PCI-2C35N,
• DK-VIDEO-2C70N,
• DK-DSP-2S60N,
• DK-DSP-2S180N,
• DK-SI-2SGX90N.

Заказы на перечисленные отладочные наборы будут приниматься до конца 2009 года, если складские запасы не будут распроданы раньше (в последнем случае прием заказов прекратится одновременно с распродажей складских запасов).

В качестве альтернативы Altera предлагает отладочные наборы для новых семейств ПЛИС Cyclone III, Stratix III, Stratix IV, а также некоторые наборы фирм - партнеров:

Наименование снимаемого с производства отладочного набора	Код для заказа	Предлагаемая альтернатива
Nios II Development Kit, Cyclone II Edition (2C35)	DK-NIOS-2C35N	1) Nios Embedded Evaluation Kit (NEEK),     DK-N2EVAL-3C25N 2) Cyclone III Embedded FPGA Kit,     DK-DEV-3C120N
DSP Development Kit, Cyclone II Edition	DK-DSP-2C70N	DSP Development Kit, Cyclone III Edition,     DK-DSP-3C120N
PCI Development Kit, Cyclone II Edition	DK-PCI-2C35N	1) Отладочный набор фирмы CEPD     C3 FPGA/PCI Development Board 2) Отладочный набор фирмы Terasic     PCI-X Development Board
Video Development Kit, Cyclone II Edition	DK-VIDEO-2C70N	Отладочный набор фирмы Bitec     Cyclone III Video kit
DSP Development Kit, Stratix II Edition	DK-DSP-2S60N	1) DSP Development Kit, Cyclone III Edition,     DK-DSP-3C120N 2) DSP Development Kit, Stratix III Edition,     DK-DSP-3SL150N
DSP Development Kit, Stratix II Professional Edition	DK-DSP-2S180N	1) Stratix III FPGA Development Kit,     DK-DSP-3SL150N 2) Stratix IV FPGA Development Kit,     DK-DEV-4GX230N
Transceiver SI Development Kit, Stratix II GX Edition	DK-SI-2SGX90N	Transceiver Signal Integrity Kit Stratix IV GX Edition,     DK-SI-4GX230N

04.05.2009
Altera и Wind River представляют операционную систему Linux для процессорного ядра Nios II.

ОС Linux фирмы Wind River создана на основе ядра Linux 2.6 kernel. В состав операционной системы входят средства GNU, необходимые для разработки встроенного программного обеспечения для процессорного ядра Nios II:

• компилятор GCC v4.1.2,
• ассемблер GNU Assembler v2.17.50,
• отладчик GDB v6.6.

Также Linux для Nios II содержит библиотеку run-time, отладочный монитор, загрузчик, и другие необходимые утилиты.

Дистрибутив ОС Linux для Nios II содержит также среду разработки Workbench Development Tools, построенную на основе технологии Eclipse.

С подробной информацией об операционной системе Wind River Linux для процессорного ядра Nios II можно ознакомиться на сайте Altera.

27.04.2009
Анонсирован выпуск ПЛИС семейства MAX II Z c индустриальным температурным диапазоном: EPM240ZM68I8N, EPM240ZM100I8N, EPM570ZM100I8N, EPM570ZM144I8N, EPM570ZM256I8N, (все в корпусах microBGA). Производительность индустриальных микросхем с показателем быстродействия 8 будет несколько ниже по сравнению с самыми медленными микросхемами коммерческого температурного диапазона (-С7). Энергопотребление новых индустриальных ПЛИС будет полностью соответствовать спецификации для семейства MAX II Z.

Производство новых микросхем планируется начать в конце июня 2009 года. Поддержка этих микросхем будет добавлена в САПР Quartus II v9.0 Service Pack 2. В настоящее время разработчики могут начинать проекты на основе новых ПЛИС, используя в качестве целевого устройства индустриальные микросхемы MAX II Z с показателем быстродействия 7 (-I7).

25.03.2009
Altera и MentorGraphics представляют две новые версии среды симуляции языковых описаний ModelSim-Altera: бесплатную ModelSim-Altera Starter Edition и платную ModelSim-Altera Edition. Поддержка предлагавшейся ранее бесплатной среды ModelSim-Altera Web Edition прекращается.

Отличия версий ModelSim-Altera:

Версии ModelSim-Altera	ModelSim-Altera Starter Edition	ModelSim-Altera Edition
Лицензирование	Не требуется	Лицензионный файл запрашивается на сайте фирмы Altera
Производительность моделирования	В 1.5 раза выше по сравнению с MоdelSim-Altera Web Edition	В 2 раза выше по сравнению с ModelSim-Altera Web Edition
Поддержка версий САПР Quartus II	Бесплатная версия САПР Quartus II Web Edition, Полная версия САПР Quartus II (Subscription Edition)
Поддержка семейств ПЛИС	Все семейства ПЛИС фирмы Altera
Поддержка ОС	Windows XP, Vista (32 bit), RedHat Linux Enterprise 4 и 5 (32 bit), SUSE Linux Enterprise 9.0 (32 bit)
Ограничения по объему исходных файлов	Не более 10000 исполняемых строк в компилируемых исходных файлах	Ограничений нет

25.03.2009
Вышла новая версия САПР Quartus II v9.0.

В Quartus II v9.0 добавлена поддержка новых семейств ПЛИС Stratix IV GT и Arria II GX, а также реализована новая функция SSN Analyzer для микросхем семейства Stratix III.

SSN Analyzer позволяет оценить уровень помех, возникающих при одновременном переключении выходных буферов ПЛИС (Simultaneously Switchng Noise). При использовании SSN Analyzer разработчик получает возможность интерактивного управления назначением сигналов на выводы ПЛИС для уменьшения взаимного влияния сигналов друг на друга. Это позволяет улучшить целостность сигналов и упростить процесс разработки печатных плат для устройств, в которых используются высокоскоростные ПЛИС семейства Stratix III.

Бесплатная версия САПР Quartus II v9.0 Web Edition, в отличие от предыдущих версий, не требует лицензирования. Полная версия САПР Quartus II v9.0 (Subscription Edition) имеет 30-суточный оценочный период, в течение которого можно использовать САПР без получения лицензионного файла.

Скопировать САПР Quartus II v9.0 (как Web Edition, так и полную версию) можно в офисах фирмы ЭФО.

02.03.2009
Семейство 40-нм высокопроизводительных ПЛИС Stratix IV пополнилось микросхемами Stratix IV GT. Главной особенностью новых микросхем является наличие аппаратных трансиверов с высокой скоростью передачи данных - до 11,3 гигабит в секунду.

Микросхемы Stratix IV GT содержат от 230 до 530 тысяч эквивалентных логических элементов, от 12 до 24 трансиверов со скоростью передачи данных 11,3 Gbps и от 8 до 16 трансиверов со скоростями передачи данных 8,5 Gbps и 6,5 Gbps. Старшие модели Stratix IV GT содержат также аппаратный блок PCI Express.

02.03.2009
Анонсировано новое семейство ПЛИС Arria II GX. Микросхемы Arria II GX буду выпускаться по технологии 40 нм.

Главной особенностью микросхем семейства Arria II GX являются встроенные аппаратные трансиверы, обеспечивающие скорость передачи данных до 3,125 гигабит в секунду и поддерживающие большое количество стандартных протоколов:

Протокол	Скорость передачи данных (Gbps)
ASI	0.27
Basic (proprietary)	0.6-3.75
CPRI	0.6144, 1.2288, 2.4576, 3.072
10G Ethernet (XAUI)	3.125
Gigabit Ethernet	1.25
GPON	1.244 Uplink, 2.488 Downlink
HiGig+	3.75
OBSAI	0.768, 1.536, 3.072
PCI Express Gen1	2.5
PCI Express Cable	2.5
SAS	1.5, 3
SATA	1.5, 3
3G-SDI	2.97
SDI SD/HD	0.27/1.485
SerialLite II	0.6-3.75
Serial RapidIOR	1.25, 2.5, 3.125
SONET OC-3/OC-12/OC-48	0.155, 0.622, 2.488
SPAUI	3.125

ПЛИС Arria II GX содержат до 102600 адаптивных логических модулей (ALM), до 376 умножителей 18х18 бит, до 8,5 мегабит встроенного ОЗУ, до 16 встроенных аппаратных трансиверов, и один аппаратный блок PCI Express.

Микросхемы семейства Arria II GX имеют встроенные средства защиты проектов от несанкционированного копирования.

Инженерные образцы микросхем семейства Arria II GX доступны для заказов.

02.03.2009
Обновлен каталог продукции Altera.

19.02.2009
Снимаются с производства микросхемы EPM7032 и EPM7032S (все типы корпусов). Заказы на эти микросхемы принимаются до 29 июля 2009 года, отгрузки будут прекращены в июле 2010 года.

Для замены EPM7032 и EPM7032S в серийных изделиях рекомендуются совместимые повыводно микросхемы EPM7064 и EPM7064S соответственно (для осуществления замены потребуется перекомпилировать проект). Для новых разработок Altera рекомендует использовать микросхемы семейства MAX II.

19.02.2009
Обновлено руководство по монтажу микросхем, выпускаемых по бессвинцовой технологии.

В руководстве по монтажу микросхем, выпускаемых по бессвинцовой технологии cкорректированы параметры рекомендованного термопрофиля пайки.

Подробнее: AN 353: Reflow Soldering Guidelines for Lead-Free Packages.

23.12.2008
Вышла новая версия САПР Quartus II v8.1.
Новая версия поддерживается операционными системами Windows (XP и Vista) и Linux (Red Hat Enterprise 4/5, SUSE Enterprise 9 и CentOS 4/5). Поддержка ОС Solaris прекращена.
Полная версия QuartusII v8.1 имеет 30-суточный оценочный период, в течение которого можно использовать САПР без получения и инсталляции лицензионного файла. Бесплатная версия САПР QuartusII Web Edition v8.1 не нуждается в лицензировании.
В Quartus II v8.1 добавлена поддержка микросхем нового семейства Stratix IV: EP4SGX70, EP4SGX110, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, и EP4SE530.
Также в новую версию САПР добавлены следующие функции:

• JTAG Chain Debugger - позволяет осуществлять тестирование СБИС ПЛ, соединенных в JTAG-цепочку, и граничное сканирование для них;
• Routing Congestion Settings - позволяет оценивать и отображать в Chip Planner плотность использования ресурсов разводки в СБИС ПЛ;
• Auto Partition - позволяет автоматически (в соответствии с иерархией проекта) разбивать проект на блоки в Design Partition Planner;
• Gated Clock Conversion - позволяет автоматически оптимизировать цепи тактирования в соответствии с архитектурой СБИС ПЛ;
• SignalTap II Storage Qualifier - позволяет оптимизировать использование блоков внутреннего ОЗУ СБИС ПЛ в процессе проведения аппаратной внутрисхемной отладки проектов;
• Pin Advisor - дает рекомендации по назначению сигналов на выводы ПЛИС при реализации различных стандартов ввода-вывода и проверяет правильность назначений сигналов.

26.08.2008
Для САПР QuartusII v8.0 вышло обновление Service Pack 1, в котором поддерживается создание файлов для программирования ПЛИС семейства Stratix III c напряжением питания ядра 0,9 В (C3L и I3L).

26.08.2008
На сайте Altera опубликовано руководство пользователя, раскрывающее основные принципы работы временного анализатора TimeQuest : Quartus II TimeQuest Timing Analyzer Cookbook.

27.06.2008
Обновлен прайс лист на продукцию компании Altera и отладочные средства. Добавлены цены на новые микросхемы Stratix III, Cyclone III, MAX II/Z и на отладочные платы Terasic.

12.03.2008
Корпорация System Level Solutions (SLS Corp.) , являющаяся AMPP-партнером фирмы Altera, представляет новый отладочный набор USB Embedded Development Board (код для заказа USB EDB). Этот отладочный набор предназначен для создания встраиваемых устройств c интерфейсом USB 2.0 на базе ПЛИС семейства Cyclone III фирмы Altera.

Отладочный набор USB EDB содержит:

• ПЛИС EP3C25F256,
• 8 мегабайт Flash-ПЗУ,
• 32 мегабайта SDRAM,
• слот для подключения карты памяти SecureDigital,
• жидкокристаллическую TFT - панель диагональю 1,77 дюйма,
• две микросхемы физического уровня USB 2.0:
  • CY7C68000 фирмы Cypress (c интерфейсом UTMI);
  • IPS1504 фирмы NXP (с интерфейсом ULPI).

Ознакомиться с описанием отладочного набора USB EDB подробнее можно на сайте SLS Corp.

15.02.2008
Для САПР QuartusII v7.2 выпущено обновление ServicePack 2.
В ServicePack 2 добавлена поддержка создания файлов для программирования новых ПЛИС семейств Stratix III:

• EP3SL340F1517,
• EP3SL340H1152,
• EP3SE110F1152,
• EP3SE80F1152,

• EP3C16M164,
• EP3C10M164,
• EP3C5M164.

13.02.2008
Принимаются заявки на курсы обучения аппаратным средствам, методологии и системам проектирования, выпускаемых фирмой Altera, которые пройдут в апреле и мае 2008.

07.02.2008
ПЛИС семейства Stratix III получили награду DesignVision Award Международного Инженерного Консорциума (IEC) в категории полупроводников и интегральных схем. Начиная с 2005 года, DesignVision Award присуждается наиболее интересным инновационным решениям, имеющим большое практическое значение.

Главной особенностью ПЛИС Stratix III, позволившей получить эту награду, являются технологии программируемого энергопотребления (Programmable Power Technology) и выбора напряжения питания ядра ПЛИС (Selectable Core Voltage). Реализация этих технологий позволила добиться снижения общего энергопотребления до 50 % по сравнению с высокопроизводительными ПЛИС предыдущего поколения.

Другие важные особенности Stratix III - высокая производительность и лучшие на сегодняшний день средства обеспечения целостности сигналов - позволили реализовать поддержку нового интерфейса внешней памяти DDR3 со скоростью передачи данных до 1067 Mbps.

01.02.2008
Для разработчиков систем на кристалле на базе ПЛИС Altera стало доступным 32-разрядное синтезируемое процессорное RISC-ядро Cortex-M1 фирмы ARM. Это процессорное ядро оптимизировано под архитектуру ПЛИС семейства Cyclone III и занимает примерно 2600 логических элементов. При реализации Cortex-M1 в ПЛИС с показателем быстродействия "-6" достигается тактовая частота 100 МГц.

Процессорное ядро имеет встроенный системный таймер, контроллер прерываний с двумя входами запросов прерывания и блок аппаратной внутрисхемной отладки с поддержкой аппаратных точек останова.

Ядро Cortex-M1 может интегрироваться в среду разработки встраиваемых приложений SOPC Builder и использоваться в качестве ведущего устройства на шине Avalon.

Фирма Arrow Electronic предлагает набор разработчика для реализации Cortex-M1 в ПЛИС Cyclone III. В состав отладочного набора входит пакет разработки и отладки программного кода RealView фирмы ARM.

11.01.2008
Обновлен прайс лист на продукцию фирмы Altera и отладочные средства.

28.12.2007
В рамках рекламной акции Altera предлагает набор IP-ядер и прикладного программного обеспечения для создания встраиваемых Ethernet - приложений (код для заказа IP-EMBEDDED-PROMO) со скидкой 50%. Набор включает в себя следующие IP-ядра и прикладное ПО :

• IP-ядро 32-разрядного RISC-процессора NiosII;
• IP-ядро Triple Speed Ethernet (10/100/1G);
• Стек протоколов NicheStack TCP-IP NiosII Edition.

18.12.2007
Для САПР QuartusII v7.2 вышло обновление Service Pack 1. В нем добавлена поддержка новых микросхем различных семейств ПЛИС фирмы Altera :

• возможность создания файлов для программирования ПЛИС EP3C16, EP3C40 и EP3C80 семейства Cyclone III;
• возможность создания файлов для программирования ПЛИС EP2C5A семейства Cyclone II;
• поддержка ПЛИС EP3C5M164, EP3C10M164 и EP3C16M164 семейства Cyclone III;
• поддержка ПЛИС EPM240Z и EPM570Z семейства MAX II Z;
• поддержка ПЛИС автомобильного температурного диапазона семейств MAX, MAX II и Cyclone II.

Также добавлена поддержка 32- и 64-разрядных версий ОС Windows Vista для среды разработки встраиваемых приложений SOPC Builder, и 32-разрядной версии Windows Vista для NiosII Emedded Design Suite.

QuartusII v7.2 Service Pack 1 (как бесплатная версия We Edition, так и полная версия) доступен для загрузки на сайте фирмы Altera. Его также можно скопировать в офисах фирмы "ЭФО".

18.12.2007
Фирма Altera анонсировала новое семейство CPLD MAX II Z с ультранизким статическим энергопотреблением. ПЛИС MAX II Z являются развитием семейства MAX II, и предназначены для использования в портативной аппаратуре с батарейным питанием.

Ресурсы ПЛИС семейства MAX II Z:

Наименование	EPM240Z	EPM570Z
Количество логических элементов (LE)	240	570
Количество эквивалентных макроячеек	192	440
Максимальное количество пользовательских линий ввода-вывода	80	160
Напряжение питания ядра	1,8 B	1,8 B
Статическое энергопотребление (обычное/максимальное)	29 мкА / 150 мкА	32 мкА / 210 мкА
Показатели быстродействия	-6, -7	-6, -7
Минимальное время задержки вход-выход	7,5 нс	8,7 нс
Объем пользовательского Flash-ПЗУ	8192 бит	8192 бит

Типы корпусов ПЛИС семейства MAX II Z:

Тип корпуса	Количество линий ввода-вывода
	EPM240Z	EPM570Z
68-pin Micro FineLine BGA (5 x 5 мм)	54	-
100-pin Micro FineLine BGA (6 x 6 мм)	80	76
144-pin Micro FineLine BGA (7 x 7 мм)	-	116
256-pin Micro FineLine BGA (11 x 11 мм)	-	160

Корпуса Micro FineLine BGA имеют шаг выводов 0,5 мм.

Подробное описание семейства ПЛИС семейства MAX II Z и техническая документация доступны на сайте Altera.

18.12.2007
Синтезируемое процессорное 32-разрядное RISC-ядро Nios II стало доступным для разработчиков заказных СБИС (ASIC). Таким образом, теперь расширена возможность выбора платформы для реализации систем на кристалле на основе процессорного ядра Nios II. Наряду с использованием ПЛИС или структурированных ASIC семейства HardCopy II фирмы Altera, разработчики имеют возможность создавать встраиваемую микропроцессорную систему на кристалле и на основе standard-sell ASIC, с использованием оптимизированного под архитектуру ASIC ядра Nios II/fast.

Поддержка ядра Nios II для разработчиков ASIC осуществляется в рамках программы DesignWare^® Star IP фирмы Synopsys.

16.10.2007
Начато производство новой микросхемы последовательного конфигурационного Flash-ПЗУ EPCS128SI16N объемом 128 мегабит. Поддержка нового конфигуратора добавлена в САПР QuartusII v7.2

16.10.2007
Микросхема последовательного конфигурационного Flash-ПЗУ EPCS16SI16N (корпус SOIC-16) будет снята с производства. Крайний срок ввода заказов на данную микросхему - март 2010 года. Вместо EPCS16SI16N фирма Altera рекомендует для использования в новых разработках конфигуратор EPCS16SI8N в более компактном корпусе SOIC-8.

16.10.2007
Вышла новая версия САПР QuartusII v7.2, поддерживающая операционную систему 64- bit Windows Vista.
В новой версии САПР добавлена возможность описания цифровых устройств в виде графов переходов конечных автоматов (State Machine Diagram Entry) и внесен ряд усовершенствований в среду создания встраиваемых систем SOPC Builder и временной анализатор TimeQuest.
В новой версии также добавлена функция создания конфигурационный файлов для ПЛИС семейств Cyclone III (EP3C5, EP3C10 и EP3C55) и Stratix III (инженерных образцов EP3SL150).
Скопировать как бесплатную версию (Web Edition), так и полную версию 7.2 САПР QuartusII (для пользователей с активной годовой подпиской) можно в офисах фирмы "ЭФО".

27.09.2007
В раздел продукция -> Отладочные платы добавлена ссылка на сайт LDM-Systems, которая предлагает недорогие наборы для макетирования схем на базе CPLD и FPGA фирмы Altera.

29.06.2007
На сайте www.altera.ru обновлен прайс лист на продукцию фирмы Altera. Добавлены цены на Cyclone III, Stratix III, Arria GX.

26.06.2007
На сайте Altera.ru открыт раздел, посвященный отладочным платам фирмы EBV.

14.06.2007
Микросхемы последовательных конфигурационных Flash-ПЗУ EPCS16 теперь выпускаются и в корпусах SOIC8 (код для заказа EPCS16SI8N). Применение таких малогабаритных конфигураторов позволяет уменьшить размеры печатных плат разрабатываемых устройств.

14.06.2007
Компания Altera открыла новый Интернет-форум www.alteraforum.com.
Опыт работы форума разработчиков, использующих синтезируемое процессорное ядро NiosII www.niosforum.com показал, что подобные Интернет-ресурсы, где специалисты и новички могут общаться между собой, весьма востребованы и популярны.
Компания Altera приглашает разработчиков к участию в форуме. Зарегистрироваться на форуме можно по ссылке www.alteraforum.com/forum/register.php

13.06.2007
Обновлен отчет по надежности ПЛИС Altera

11.05.2007
Вышла новая версия САПР QuartusII v7.1. В ней добавлена поддержка новых ПЛИС :

• семейства Arria GX;
• всех микросхем семейств Stratix III E и L;
• младшего кристалла EP3C5 семейства Cyclone III.

• мост для подключения разных тактовых доменов с отображением на пространство памяти шины Avalon (Avalon Memory-Mapped Clock-Crossing Bridge);
• конвейеризированный мост (Pipeline Bridge);
• новый контроллер прямого доступа к памяти (Scatter-Gather DMA Controller);
• DDR/DDR2 High-Performance Controller;
• Serial RapidIO;
• PCI Express (x1, x4);
• Triple-Speed Ethernet.

10.05.2007
Анонсировано новое семейство ПЛИС Arria GX. Новое семейство представляет собой недорогое решение для реализации стандартных высокоскоростных протоколов.

ПЛИС Arria GX содержат от 4-х до 12-и высокоскоростных полнодуплексных трансиверных каналов, реализующих технологию сlock-data recovery (CDR). Каждый канал имеет встроенный аппаратный сериализатор-десериализатор (SERDES), оптимизированный для поддержки стандартных протоколов PCI Express (х1, х4), Gigabit Ethernet и Serial RapidIO. Встроенные трансиверы ПЛИС Arria GX представляют собой несколько упрощенный и удешевленный вариант хорошо зарекомендовавших себя трансиверов семейства Startix II GX. Трансиверы Arria GX поддерживают скорости передачи 1,25 Gbps и 2,5 Gbps, и имеют режимы пониженного энергопотребления индивидуально для передатчика и приемника.

Блоки ввода-вывода и встроенные трансиверы Arria GX поддерживают режим "горячего включения" и не требуют специальной последовательности включения напряжений питания.

ПЛИС семейства Arria GX будут выпускаться в корпусах FineLine BGA. Для всех микросхем семейства в однотипных корпусах будет доступна вертикальная миграция, т.е. они будут совместимы по расположению специализированных выводов (глобальных тактовых и т.п.), выводов конфигурирования и выводов питания.

Поддержка ПЛИС семейства ArriaGX будет добавлена в САПР QuartusII v7.1.

13.04.2007
Обновлен прайс лист на продукцию фирмы Altera, добавлены цены на микросхемы Cyclone III и отладочную плату к этому семейству.

09.04.2007
Вышла обновленная версия САПР QuartusII v7.0. В ней добавлена поддержка нового семейства ПЛИС Cyclone III (за исключением младшего кристалла семейства), но без создания конфигурационного файла. Поддержка младшего кристалла семейства Cyclone III EP3C5 и возможность создания конфигурационных файлов для ПЛИС этого семейства будут добавлены в последующих версиях САПР.

Скопировать как бесплатную версию (Web Edition), так и полную версию 7.0 САПР QuartusII (для пользователей с активной годовой подпиской) можно в офисах фирмы "ЭФО".

03.04.2007
Фирма Altera представляет новое семейство ПЛИС Cyclone III. Микросхемы семейства Cyclone III выпускаются по передовой технологии 65-nm. В Cyclone III, по сравнению ПЛИС предыдущих поколений, внесены следующие улучшения :

• в 1,7 раз увеличена логическая емкость - до 120 тысяч логических элементов;
• встроенная память на кристалле может достигать 4 Мбит (что в 3,5 раза больше, чем у ПЛИС семейства Cyclone II);
• до 260 МГц выросло быстродействие встроенных умножителей;
• появились дополнительные возможности по управлению и синтезу тактирующих сигналов и их динамической реконфигурации.

09.03.2007
Принимаются заявки на базовый и углубленный курсы обучения аппаратным средствам, методологии и системам проектирования, выпускаемых фирмой Altera, которые пройдут в апреле-июне 2007г.

09.03.2007
Altera объявила о прекращении производства некоторых микросхем.

19.12.2006
Принимаются заявки на Базовый курс обучения аппаратным средствам, методологии и системам проектирования, выпускаемых фирмой Altera, который состоится с 26 февраля по 02 марта 2007г.

19.12.2006
ООО "ЭФО" стало дистрибьютором компании Terasic, которая предлагает отладочные средства для микросхем фирмы Altera. С продукцией Terasic можно познакомиться здесь.
Цены добавлены в прайс лист.

19.12.2006
Фирма Altera выпустила новую версию САПР Quartus v 6.1. Главной её особенностью является поддержка микросхем 65 нм семейства Stratix III, но без генерации конфигурирующего файла.

Добавлены микросхемы:
Stratix III L - для решения задач, где требуется большая логическая емкость, EP3SL70, EP3SL150, EP3SL200, EP3SL340.
Stratix III E - для решения задач цифровой обработки сигналов и задач, требующих больших объемов памяти, EP3SE50, EP3SE110, EP3SE260.

Полная поддержка добавлена для микросхем Stratix II GX- EP2SGX30, EP2SGX60, EP2SGX130.

В этой версии усовершенствован анализатор потребляемой мощности PowerPlay. Для семейства Stratix III применена технология Programmable Power, когда Quartus II автоматически переводит критическую к быстродействию логику в high-speed режим, а остальную в low-power. Временной анализатор TimeQuest имеет большую точность, производительность и новый редактор SDC. Добавлена поддержка мультипроцессорных компьютеров и операционной системы Windows XP Professional x64. Пользователи с активной годовой подпиской на САПР QuartusII могут скопировать новую версию в офисе фирмы "ЭФО".

19.12.2006
До 31 марта 2007 фирма Altera объявляет скидки до 60% при покупке IP core PCI Express.

19.12.2006
Обновлен прайс лист на продукцию фирмы Altera. Добавлены микросхемы в бессвинцовом исполнении и отладочные средства фирмы Terasic.

21.11.2006
Altera анонсировала новое семейство FPGA Stratix III. Новое семейство FPGA сочетает в себе высокую производительность, большой логический объем и малое энергопотребление.
Главная отличительная особенность Stratix III - сниженное до двух раз энергопотребление (как динамическое, так и статическое) по сравнению с семействами FPGA предыдущего поколения, без потери производительности. Этого удалось достичь за счет реализации технологии программируемого энергопотребления (Programmable Power Technology), которая позволяет конфигурировать ресурсы ПЛИС (логические блоки, блоки цифровой обработки, блоки памяти) либо в режим с высокой производительностью, либо в режим с пониженным энергопотреблением.
ПЛИС семейства Stratix III имеют возможность выбора напряжения питания 0,9 В или 1,1 В и будут выпускаться по 65-нанометровой технологии.
ПЛИС Stratix III разделены на три подсемейства, каждое из которых оптимизировано для определенных приложений :

• Stratix III L - для решения задач, где требуется большая логическая емкость;
  
  

  Ресурсы ПЛИС Stratix III L	EP3SL50	EP3SL70	EP3SL110	EP3SL150	EP3SL200	EP3SL340
  Кол-во адаптивных логических модулей (ALMs)	19000	27000	42600	56800	79560	135200
  Кол-во эквивалентных логических элементов (LEs)	47500	67500	106500	142000	198900	338000
  Кол-во триггеров	38000	54000	85200	113600	159120	270400
  Кол-во блоков памяти M9K	108	150	275	355	468	1144
  Кол-во блоков памяти M144K	6	6	12	16	24	48
  Объем встроенной памяти (Kbits)	1836	2214	4203	5499	7668	17208
  MLAB (Kbits)	594	844	1331	1775	2486	4225
  Кол-во умножителей 18 х 18	216	288	288	384	576	576
  Количество линий ввода-вывода
  Тип корпуса	EP3SL50	EP3SL70	EP3SL110	EP3SL150	EP3SL200	EP3SL340
  F484	288	288
  F780	480	480	480	480
  F1156			736	736	736
  F1508					864	960
  F1760						1104

  
  
• Stratix III E - для решения задач цифровой обработки сигналов, и задач, требующих применения больших объемов памяти;
  
  

  Ресурсы ПЛИС Stratix III E	EP3SE50	EP3SE80	EP3SE110	EP3SE260
  Кол-во адаптивных логических модулей (ALMs)	19000	32000	42600	101760
  Кол-во эквивалентных логических элементов (LEs)	47500	80000	106500	254400
  Кол-во триггеров	38000	64000	85200	203520
  Кол-во блоков памяти M9K	400	495	639	864
  Кол-во блоков памяти M144K	12	12	16	48
  Объем встроенной памяти (Kbits)	5328	6183	8055	14688
  MLAB (Kbits)	594	1000	1331	3180
  Кол-во умножителей 18 х 18	384	672	896	768
  Количество линий ввода-вывода
  Тип корпуса	EP3SE50	EP3SE80	EP3SE110	EP3SE260
  F484	288
  F780	480	480	480
  F1156		736	736	736
  F1508				960

  
  
• Stratix III GX - для решения задач высокоскоростных коммуникаций (ПЛИС данного подсемейства будут содержать мульти-гигабитные тансиверы).

20.11.2006
Принимаются заявки на Базовый курс обучения аппаратным средствам, методологии и системам проектирования, выпускаемых фирмой Altera, который состоится с 15 по 19 января 2007г.

20.11.2006
Обновлен прайс лист на продукцию фирмы Altera.

20.11.2006
Обновлен прайс лист на мегафункции фирмы Altera.

27.10.2006
Для разработчиков, использующих бесплатную версию САПР QuartusII Web Edition, стал доступен симулятор языковых описаний аппаратуры ModelSim-Altera.
ModelSim-Altera Web Edition имеет ряд ограничений по сравнению с версией, предоставляемой разработчикам, имеющим активную годовую подписку на САПР QuartusII. Тем не менее, ModelSim-Altera Web Edition позволяет проводить моделирование цифровых систем, описанных на языках VHDL и Verilog.
Симулятор ModelSim-Altera Web Edition доступен для загрузки на сайте Altera.
Данное предложение для пользователей QuartusII Web Edition будет действовать ограниченное время.

27.10.2006
Фирма Altium представляет TASKING VX-toolset - набор средств разработки исполняемого кода (С-компилятор, ассемблер, линкер и пр.) для синтезируемого процессорного ядра NiosII.
TASKING VX-toolset может быть интегрирован в среду разработки NiosII EDS фирмы Altera, и использоваться вместо встроенных GNU - средств. По сравнению со штатным компилятором GCC, компилятор Viper С из состава TASKING VX-toolset позволяет увеличить скорость исполнения программного кода ядра NiosII на 40%, и уменьшить объем исполняемого кода на 20%.
Более подробную информацию по TASKING VX-toolset можно найти на сайте Altium.
Также на сайте Altera доступна информация по поддержке синтезируемого процессорного ядра NiosII программными и аппаратными средствами третьих фирм.

25.08.2006
Все микросхемы семейства Classic PLD снимаются с производства (им присвоен статус End-Of-Life). Последняя дата заказа для этих микросхем - 14.07.2007, последняя дата отгрузки - 14.01.2008.

21.08.2006
Открыта подписка на рассылку уведомлений о внесении изменений в технологический процесс выпуска микросхем (Process Change Notifications), и уведомлений о снятии микросхем с производства (Product Discontinuance Notifications).

21.08.2006
На сайте Altera опубликована статья, посвященная стратегии фирмы в области разработки 65-нанометровых ПЛИС.

15.08.2006
Для САПР QuartusII v6.0 Service Pack 1 выпущен патч v1.18. Этот патч исправляет две ошибки, обнаруженные в текущей версии САПР:

• Создание некорректных POF- и JIC-файлов при выключенной опции компрессии файлов для программирования конфигурационных ПЗУ, при работе с семействами ПЛИС StratixII, StratixII GX, Stratix, Stratix GX, CycloneII, и Cyclone.
• Неправильное назначение сигналов стандарта 1.2V HSTL в банк ввода-вывода 3 при работе с ПЛИС семейств StratixII и StratixII GX (стандарт 1.2V HSTL поддерживается только банками ввода-вывода 4, 7 и 8 микросхем со speed grade -3, и не поддерживается микросхемами со speed grade -4 и -5).

Патч v1.18 для САПР QuartusII v6.0 Service Pack 1 (в том числе и для QuartusII Web Edition) доступен на сайте Altera. Его также можно получить в офисе фирмы "ЭФО".

24.07.2006
На сайте altera.ru обновлен прайс лист на продукцию фирмы Altera. Добавлены новые микросхемы семейств Stratix II GX и Cyclone II A для автомобильного рынка.

24.07.2006
На сайте altera.ru обновлена программа Базового и Углубленного курсов по продукции компании Altera.

24.07.2006
Размещена анкета с вопросами для анализа интересов разработчиков цифровых устройств в базисе FPGA Altera corp.
Заполнить анкету можно здесь.

06.07.2006
Выпущено обновление САПР QuartusII v6.0 - Service Pack 1.
В QuartusII v6.0 Service Pack 1 добавлена поддержка новых ПЛИС :

• подсемейства CycloneII A;
• семейства MAX II, выпускаемых в корпусах :
  • 100-выводной FineLine BGA с шагом выводов 1,0 мм. (обозначение "F100");
  • 100-выводной FineLine BGA с шагом выводов 0,5 мм. (обозначение "M100");
  • 256-выводной FineLine BGA с шагом выводов 0,5 мм. (обозначение "M256").

04.07.2006
Анонсировано новое подсемейство ПЛИС CycloneII A, в которых реализована функция Fast On - сокращена длительность сброса при включении питания (Power-On Reset Time). Микросхемы подсемейства CycloneII A обозначаются добавлением суффикса "А" в наименовании, и выпускаются только в индустриальном температурном исполнении.

Подсемейство CycloneII A состоит из трех ПЛИС :

Наименование	EP2C8A	EP2C15A*	EP2C20A
Количество логических элементов	8256	14448	18752
Количество блоков ОЗУ M4K (M4K = 4 кбит + 512 битов четности)	36	52	52
Общий объем ОЗУ, бит	165888	239616	239616
Количество встроенных умножителей 18 х 18	18	26	26
Количество встроенных PLL	2	4	4
Максимальное количество линий ввода-вывода	182	315	315
Количество дифференциальных каналов ввода-вывода	77	132	132

* - Микросхема EP2C15A доступна только в исполнении Fast On.

Микросхемы подсемейства CycloneII A выпускаются в следующих типах корпусов :

Размеры корпуса (мм x мм)	EP2C8A	EP2C15A	EP2C20A
144-Pin TQFP (22 x 22)	85	-	-
208-Pin PQFP (30.6 x 30.6)	138	-	-
240-Pin PQFP (32 x 32)	-	-	142
256-Pin FineLine BGA (17 x 17)	182	152	152
484-Pin Ultra FineLine BGA (19 x 19)	-	-	-
484-Pin FineLine BGA (23 x 23)	-	315	315

В настоящее время для заказа доступны инженерные образцы микросхем подсемейства CycloneII A.

07.06.2006
В обновлении САПР QuartusII v6.0 (ServicePack1) анонсирована функция создания POF-файлов для программирования новых ПЛИС семейства MAX II, выпускающихся следующих типах малогабаритных корпусов:

• 100-выводной FineLine BGA с шагом выводов 1,0 мм. - обозначение "F100" (размер 11 х 11 мм.);
• 100-выводной FineLine BGA с шагом выводов 0,5 мм. - обозначение "M100" (размер 6 х 6 мм.);
• 256-выводной FineLine BGA с шагом выводов 0,5 мм. - обозначение "M256" (размер 11 х 11 мм.).

07.06.2006
В связи с переводом отладочных плат на бессвинцовую технологию монтажа, Altera объявляет о прекращении выпуска некоторых наборов разработчиков:

• NIOS-EVALKIT-1C12 : снят с производства;
• NIOS-DEVKIT-2S30 : снят с производства, вместо него будет выпускаться набор DK-NIOS-2S60N;
• NIOS-DEVKIT-2C35 : снят с производства, вместо него будет выпускаться набор DK-NIOS-2C35N;
• DSP-DEVKIT-2S60 : снят с производства, вместо него будет выпускаться набор DK-DSP-2S60N;
• PCI-BOARD/S25 : снят с производства;
• PCI-BOARD/S60 : снят с производства;
• HS-BOARD/SX40 : снят с производства;
• HS-DEVKIT-2S60 : снят с производства.

17.05.2006
Выпущена новая версия САПР - QuartusII v6.0
Главной особенностью новой версии является временной анализатор TimeQuest, поддерживающий формат временных ограничений SDC (Synopsys Design Constraints). TimeQuest позволяет разработчикам существенно упростить процессы создания и управления проектами со сложными временными ограничениями (например, содержащими мультиплексируемые тактовые сигналы или самосинхронизирующиеся интерфейсы), а также проводить более совершенную временную верификацию проектов.
Еще одной важной особенностью QuartusII v6.0 является Project Manager Interface (интерфейс управления проектом), позволяющий управлять ресурсами ПЛИС и временными параметрами на верхнем уровне иерархии проекта при коллективной разработке сложных устройств.
Другие новые функции QuartusII v6.0 :

• Поддержка языка описания аппаратуры SystemVerilog ;
• Создание HSPICE-моделей выходных портов проекта при использовании ПЛИС семейства StratixII.

• I/O Pin Planner - упрощены процессы интеграции в проект мегафункций и IP-ядер фирмы Altera и назначения сигналов проекта на выводы ПЛИС ;
• LogicLock - добавлен фильтр ресурсов, позволяющий исключать стандартные узлы ПЛИС (DSP-блоки, блоки ОЗУ M4K) из регионов LogicLock ;
• Signal Tap II Logic Analyzer - добавлен плагин, позволяющий отображать состояние указанного набора портов синтезируемого процессорного ядра NiosII.

17.04.2006
Для САПР QuartusII версий 5.1, 5.1 Service Pack 1 и 5.1 Service Pack 2 выпущены патчи, исправляющие ошибку, возникавшую при моделировании проектов, содержащих инициализируемые блоки ПЗУ или ОЗУ.
Ошибка возникала при выполнении любого из двух условий :

1. Проект содержал инициализируемый блок ПЗУ. При компиляции, на этапе анализа и синтеза, выдавались следующие информационные сообщения :
   • Info: Inferred megafunctions from design logic
   • Info: Inferred altsyncram megafunction (OPERATION_MODE=ROM, :) from the following design logic:
2. Пути к файлам инициализации ПЗУ или ОЗУ указывались через User Library Paths.

14.04.2006
Анонсирован новый компилятор C2H (C to Hardware Acceleration Compiler) для встраиваемых систем на основе синтезируемого процессорного ядра NiosII. Главной особенностью C2H является возможность существенного повышения производительности синтезируемых встраиваемых систем за счет аппаратной реализации алгоритмов.
Новый компилятор позволяет автоматически конвертировать критические ко времени исполнения участки Си-программы (исходного текста) в синтезируемый HDL-код, представляющий собой описание аппаратного акселератора, который добавляется к аппаратному окружению ядра NiosII в среде SOPC Builder.
Использование средств аппаратного ускорения позволяет получить выигрыш в производительности синтезируемой встраиваемой системы от 10 до 45 раз, за счет незначительного увеличения используемых ресурсов ПЛИС (от 0,7 до 2-х раз соответственно).
Компилятор C2H будет включен в состав пакета NiosII IDE версии 6.0, выпуск которого планируется в мае 2006 года.

04.04.2006
На сайте www.altera.ru обновлен прайс лист на продукцию фирмы Altera. C 1 апреля 2006г. повышены цены на 20% на микросхемы семейства MAX7000AE.

24.03.2006
На сайте www.altera.ru обновлен прайс лист на продукцию фирмы Altera. Добавлены цены на образцы микросхем нового семейства Stratix II GX.

20.03.2006
В апреле-месяце нынешнего года доступными для заказа станут инженерные образцы микросхем EP2SGX90 нового семейства FPGA StratixII GX, особенностью которого является наличие встроенных последовательных трансиверов, поддерживающих скорость передачи до 6,375 гигабит в секунду.
В статусе серийной продукции микросхемы семейства StratixII GX начнут выпускаться в октябре - ноябре нынешнего года.

20.03.2006
Для разработки базовой станции беспроводной сети стандарта WiMAX итальянским подразделением фирмы Siemens выбрано решение на основе FPGA семейства Stratix II и синтезируемого процессорного ядра NiosII.
Подробная информация находится на сайте Altera

20.03.2006
Выпущено очередное обновление САПР QuartusII v 5.1 - Service Pack 2, содержащее финальные временные модели для FPGA семейства CycloneII : EP2C8, EP2C20, EP2C35, EP2C70. Кроме того, Service Pack 2 содержит все обновления, имевшиеся в Service Pack 1, а именно :

• Поддержку микросхем EP2S90H484 семейства StratixII (484-выводной корпус Hybrid BGA);
• Поддержку микросхем EP2SGX90EF1152 нового семейства StratixII GX(1152-выводной корпус Fineline BGA);
• Создание pof-файлов для микросхем EP2S90F780C4 и EP2S90F780C5 семейства StratixII.

10.03.2006
Altera и Texas Instruments представляют недорогое решение для создания устройств, работающих на шине PCI Express x1. Данное решение представляет собой комбинацию двух микросхем :

• FPGA семейства CycloneII, в котором с помощью IP-функции реализуется контроллер PCI Express;
• передатчик физического уровня PCI Express (Physical Interface for PCI Express - PIPE) XIO1100 фирмы Texas Instruments.

10.03.2006
На нашем сайте размещен архив с материалами семинара по продукции фирмы Altera, проходившего в рамках форума "Нео-Электроника" в Санкт-Петербурге, 1 марта 2006 г.
Внимание ! Размер архива 41 мегабайт.

13.01.2006
Расширена номенклатура типов корпусов ПЛИС семейства MAX II.

05.12.2005
Существенно снижены цены на следующие отладочные наборы фирмы Altera:

	Новая цена	Старая цена
NIOS-DEVKIT-1C20	$618.80	$1043.00
NIOS-DEVKIT-1S10	$618.80	$1043.00
NIOS-PROKIT-1S40	$1040.20	$2618.00